IBM, 무어의 법칙 연장할 나노스택 반도체 기술 공개

주장IBM이 기존 평면적 트랜지스터 배치의 한계를 극복하기 위해 수직 적층 방식인 나노스택 구조를 도입했습니다. 이는 무어의 법칙이 물리적 한계에 직면한 상황에서 향후 10년에서 15년 동안 반도체 성능을 지속적으로 향상할 핵심 돌파구입니다.

팩트이번에 공개된 프로토타입 칩은 손톱 크기의 면적에 약 1,000억 개의 트랜지스터를 집적했습니다. 이는 2021년 발표된 기술과 비교해 트랜지스터 밀도가 2배 증가한 수치입니다.

팩트IBM의 보고에 따르면, 이 새로운 아키텍처를 적용한 칩은 동일한 시간 내에 최대 50% 더 많은 작업을 수행합니다. 에너지 효율성 측면에서도 기존 방식 대비 최대 70% 향상된 성능을 보입니다.

팩트IBM은 이 기술을 나노스택으로 명명하고 상보형 전계효과 트랜지스터(CFET) 방식을 사용합니다. 두 개의 트랜지스터 층을 수직으로 결합하며, 두 번째 층을 첫 번째 층 위에 직접 쌓지 않고 엇갈리게 배치해 배선 구조를 단순화했습니다.

팩트IBM은 이번 기술을 0.7 나노미터라고 명명했습니다. 다만 이는 업계 관행에 따른 마케팅 용어이며, 실제 트랜지스터 간의 물리적 거리는 약 40나노미터 수준을 유지합니다.

교차검증반도체 전문가들은 수직 적층 기술이 제조 과정에서 불량률을 높일 수 있다고 지적합니다. 상단이나 하단 층 중 하나라도 결함이 발생하면 칩 전체가 작동하지 않으므로 단일 층 칩보다 생산 비용이 상승할 위험이 있습니다.

팩트제조 공정에서 발생하는 열 문제인 열 예산(thermal budget) 관리도 핵심 과제입니다. 하부 층의 연결 부위가 녹지 않도록 제조 공정 온도를 400도 이하로 유지해야 하는 기술적 난관이 존재합니다.

교차검증일리노이 대학교의 칭 차오 교수는 도핑 과정이 필요 없는 접합부 없는 트랜지스터를 활용해 200도 이하에서 적층하는 방식을 연구합니다. 이는 IBM의 방식보다 열 관리 측면에서 다층 적층에 더 유리할 가능성을 제시합니다.

주장IBM은 이 기술이 데이터 센터의 에너지 소비 문제를 해결하는 데 결정적인 역할을 할 것으로 기대합니다. 향후 10년 내에 나노스택 칩이 데이터 센터를 비롯해 중앙처리장치(CPU)와 그래픽처리장치(GPU) 등 다양한 분야에 널리 사용될 전망입니다.

주장수직 적층 구조는 반도체 설계의 패러다임을 바꿀 중요한 전환점입니다. 평면 집적의 한계를 넘어선 이번 기술은 고성능 컴퓨팅 환경의 요구를 충족할 것입니다.

주장공정 난이도가 높은 만큼 기술 안정화가 상용화의 관건입니다. IBM은 제조 공정의 효율성을 높여 차세대 반도체 시장을 선점하겠다는 전략입니다.

출처MIT 테크놀로지 리뷰의 보도 내용을 교차 검증했습니다. (https://www.technologyreview.com/2026/06/25/1139696/ibm-unveils-sub1nm-chip/)